ID บทความ: 000078306 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 03/11/2014

เหตุใดฉันจึงเห็นปัญหาข้อจํากัดด้านเวลาของtx_clkoutและสัญญาณนาฬิกาเอาต์พุตpipe_hclkในการออกแบบ Arria 10 PIPE

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย tx_clkoutนาฬิกาและpipe_hclkเอาต์พุตมีข้อจํากัดอย่างไม่ถูกต้องในการออกแบบ PIPE ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 14.0 Arria® 10 Edition
    ความละเอียด

    ในการแก้ไขปัญหานี้ ข้อจํากัดการออกแบบของ Synopsys ระดับสูงสุดของคุณ ( ไฟล์ SDC) ให้ทําตามขั้นตอนเหล่านี้:

    1. รวมข้อจํากัดderive_pll_clockไว้ในไฟล์ SDC ของคุณ
    2. ในแถวใต้ข้อจํากัดของderive_pll_clock ให้ใช้ข้อจํากัดของremove_clockในการลบ tx_clkoutและ pipe_hclk
    3. สร้างนาฬิกาเหล่านี้ใหม่ที่อินเทอร์เฟซของพวกเขาโดยใช้คําสั่ง create_clock SDC

    มีกําหนดที่จะแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Intel® Arria® 10 SX SoC FPGA
    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้