สถานะพิน I/O อเนกประสงค์ระหว่างการกําหนดค่าผ่าน Init หรือการอัปเดต...

คำอธิบาย

เมื่อใช้งาน CvP Init เมื่อโหลดไฟล์ต่อพ่วงแล้ว จะมีเฉพาะ Hard IP สําหรับ PCI Express เท่านั้นที่จะรีรีเซ็ต GPIOs อื่นๆ ทั้งหมดจะถูกเผยแพร่หลังจากโหลดคอร์แล้ว ดังนั้น I/Os อื่นๆ ทั้งหมดจะถูกตัดต่อจนกว่าการกําหนดค่าคอร์จะเสร็จสมบูรณ์

ในทํานองเดียวกัน ระหว่างการอัปเดต CvP GPIOs จะถูกตัดต่อระหว่างกระบวนการอัปเดตและจะรีลีสหลังจากที่โหลดคอร์ที่อัปเดตแล้ว เช่นเดียวกันกับการบ้านพินที่สงวนไว้ การบ้านเหล่านี้จะไม่ทํางานจนกว่าจะมีการโหลดคอร์

ไม่มีทางใน Quartus® ซอฟต์แวร์ II เพื่อให้ I/O อยู่ในค่าเฉพาะระหว่าง CvP Init หรือ Update จําเป็นต้องมีตัวต้านทานการดึงขึ้นหรือตัวต้านทานแบบดึงลงบน PCB หากจําเป็นต้องมีค่าเฉพาะในระหว่างกระบวนการ CvP

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 12 ผลิตภัณฑ์

Arria® V GZ FPGA

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Arria® V GX FPGA

Arria® V GT FPGA

Cyclone® V SE SoC FPGA

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Stratix® V GX FPGA

Cyclone® V GX FPGA

Stratix® V GT FPGA

Stratix® V GS FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

สถานะพิน I/O อเนกประสงค์ระหว่างการกําหนดค่าผ่าน Init หรือการอัปเดต CvP ของโปรโตคอล (CvP) คืออะไร

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์