คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 11.1 SP2 และก่อนหน้า derive_pll_clocks คําสั่งอาจสร้างความถี่สัญญาณนาฬิกาเอาต์พุตที่ไม่ถูกต้องสําหรับนาฬิกาเอาต์พุต V PLL Stratix® หากต้องการดูว่าการออกแบบของคุณได้รับผลกระทบจากปัญหานี้หรือไม่ ให้ตรวจสอบว่าความถี่นาฬิกาที่ถูกต้องแสดงขึ้นสําหรับสัญญาณนาฬิกาเอาต์พุต PLL ในแผงนาฬิการายงานในตัววิเคราะห์เวลาแบบจับเวลาหรือไม่
ความละเอียด
ในการแก้ไขปัญหานี้ ให้เพิ่ม create_generated_clock ข้อจํากัดในไฟล์ข้อจํากัดการออกแบบ Synopsys (.sdc) เพื่อสร้างความถี่ที่ถูกต้องสําหรับนาฬิกาเอาต์พุต PLL ใดๆ ที่คําสั่งจัดการไป derive_pll_clocks ข้อจํากัดเพิ่มเติม create_generated_clock เหล่านี้ควรปรากฏก่อนคําสั่งใดๆ derive_pll_clocks ในไฟล์ .sdc ของคุณ
ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต