ID บทความ: 000078189 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/03/2021

ทําไมการจําลอง RTL ของตัวรับส่งสัญญาณของฉันไม่สามารถยืนยันrx_is_lockedtodataเมื่ออยู่ในลูปซีเรียลภายในที่มี Intel® Stratix 10 L/H-Tile, Arria® 10 และCyclone®อุปกรณ์ GX 10

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    สัญญาณ "x" ที่ไม่ได้กําหนดบนพอร์ตrx_serial_dataตัวรับส่งสัญญาณอาจทําให้สัญญาณrx_is_lockedtodataไม่สามารถยืนยันเมื่อทําการจําลอง RTL ของอุปกรณ์ Intel Stratix 10 L/H-Tile, Arria 10 และCyclone 10 GX

    ความละเอียด

    ในการดําเนินการจําลอง RTL ของ Loopย้อนกลับอนุกรมภายในตัวรับส่งสัญญาณ ตรวจสอบให้แน่ใจว่ามีการนําสถานะที่กําหนดของ '0' หรือ '1' กับพอร์ตrx_serial_dataตัวรับส่งสัญญาณในแท่นทดสอบของคุณ ซึ่งจะช่วยป้องกันการแพร่กระจาย "x" ในแบบจําลองการจําลอง '0' หรือ '1' จากพอร์ต rx_serial_data จะถูกละเลยเมื่อเปิดใช้งานสวิตช์ Serial Loopเชิงอรรถภายในตัวรับส่งสัญญาณ

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Cyclone® 10 FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้