ID บทความ: 000078172 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไม PLL แบบเสี้ยวหนึ่งของฉันที่มีคุณสมบัติการกําหนดค่าใหม่ที่เปิดใช้งานไม่สามารถล็อกในอุปกรณ์ Stratix V ได้

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาใน Quartus® II เวอร์ชั่น 11.1SP2 และก่อนหน้านี้, FRactional PLL ที่นํามาใช้กับ IP Altera® PLL และแนบAltera IP กําหนดค่า PLL ใหม่อาจล้มเหลวในการล็อกเมื่อดําเนินการในบางตําแหน่งบนอุปกรณ์ Stratix® V

อาการเพิ่มเติมคือสัญญาณmgmt_waitrequestจะถูกยืนยันเสมอ

ความละเอียด

หากมีการใช้ PLL ที่มีการกําหนดค่าใหม่บนอุปกรณ์ Stratix V ให้ใช้ซอฟต์แวร์ Quartus II เวอร์ชัน 12.0 หรือใหม่กว่า

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V E FPGA
Stratix® V GS FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้