ID บทความ: 000078101 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/10/2014

อะไรคือสาเหตุที่ทําให้บัส PCI Express ของฉันค้างขณะส่งสัญญาณ

สิ่งแวดล้อม

  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    หากคุณส่ง TLP ที่มีขนาดเวิร์คโหลดที่มากกว่าขนาด Payload สูงสุดที่ระบบรองรับ ลิงก์จะไม่สามารถทํางานได้

    คุณควรเข้าเกณฑ์ TLPs ของคุณด้วยขนาด Payload สูงสุด tl_cfg_ctl ที่อยู่ 0 cfg_dev_ctrl[7:5]มิเช่นนั้นลิงก์จะล้มเหลวเนื่องจากขนาดแพ็กเก็ตไม่ถูกต้อง

    การจับ SignalTap® ด้วยคํามั่นสัญญาและการยกเลิกการตรวจสอบจํานวนมาก tx_st_ready ต่อ TLP และไม่มี EOP เป็นอาการของข้อผิดพลาดนี้

    ความละเอียด ตรวจสอบให้แน่ใจว่าทั้งฮาร์ดแวร์และซอฟต์แวร์ปฏิบัติตามข้อมูลจําเพาะของ PCI Express® เพื่อส่ง TLPs สูงสุดถึงขนาด Payload สูงสุดหรือขนาดคําขออ่านสูงสุด

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 19 ผลิตภัณฑ์

    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Intel® Arria® 10 GT FPGA
    Cyclone® V SE SoC FPGA
    Arria® V GT FPGA
    Stratix® IV GX FPGA
    Arria® II GZ FPGA
    Arria® II GX FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 SX SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้