ทําไมนาฬิกาจับเวลาไม่เพิ่มขึ้นแม้หลังจากเริ่มใช้งาน

มีปัญหากับ Qsys ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 11.x เมื่อกําหนดค่าตัวจับเวลาแบบจับเวลาเป็นนาฬิกา ไม่ได้เชื่อมต่อสัญญาณการเลือกชิป ซึ่งจะได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันที่ใหม่กว่า

การแก้ไขปัญหาแก้ไขไฟล์ Verilog ระดับสูงสุดที่ Qsys สร้างขึ้น ค้นหาส่วนประกอบ watchdog ผูกสัญญาณอินพุตที่เลือกของชิปเข้ากับตัวจับเวลาแบบตั้งเวลาไว้ที่ 1'b1

timer_sys_timer_0 timer_0 (
.clk (clk_clk), // clk
.reset_n (~rst_controller_reset_out_reset), // reset_n
.address (timer_0_s1_agent_m0_address), // ที่อยู่
.writedata (timer_0_s1_agent_m0_writedata), // writedata
.readdata (timer_0_s1_agent_m0_readdata), // readdata
.chipselect (1'b1), // ชิปเซลัค
.write_n (~timer_0_s1_agent_m0_write), // write_n
.resetrequest (), // resetrequest
.irq (timer_0_irq_irq) // irq
);