ID บทความ: 000078091 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 09/10/2013

ทําไม PCI Express Hard IP ไม่สร้าง ECRC เมื่อการรายงานข้อผิดพลาดขั้นสูง (AER), การตรวจสอบ ECRC, เจนเนอเรชั่น ECRC และการส่งต่อ ECRC ถูกเปิดใช้งาน

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

PCI® Express Hard IP จะไม่ตั้งค่าบิต TLP TD โดยอัตโนมัติหากเปิดใช้งานการส่งต่อ ECRC เมื่อเปิดใช้งานการส่งต่อ ECRC บิต TLP TD จะถูกส่งโดย IP โดยไม่เปลี่ยนแปลง  คุณควรตรวจสอบให้แน่ใจว่าส่วนหัวของ Avalon Streaming (Avalon-ST) มีชุดบิต TD


หากไม่ได้เปิดใช้งานการส่งต่อ ECRC และเปิดใช้งานเจนเนอเรชั่น ECRC คอร์จะตั้งค่าบิต TLP TD โดยอัตโนมัติและสร้าง ECRC

ความละเอียด หากต้องการตั้งค่าบิต TLP TD ในส่วนหัวที่ส่งให้โดยอัตโนมัติ ให้ปิดใช้งานการส่งต่อ ECRC

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 16 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® IV GX FPGA
Stratix® V GT FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
Stratix® IV GT FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้