คำอธิบาย
ใน Altera SoC Hard Processor System (HPS) สามารถอ่านสถานะดิบของf2h_irq0ทางกายภาพและสัญญาณการขัดจังหวะf2h_irq1ได้โดยตรงจากการลงทะเบียน ARM® Generic Interrupt Controller (GIC) ICSPISRn (เริ่มต้นที่ ARM address 0xFFDE_DD04) การแมปมีดังต่อไปนี้:
- FPGA-to-HPS irq บิต 0 ถึง 23 (f2h_irq0[23:0]) สามารถอ่านได้จากบิต0xFFDE_DD08 [31:8]
- FPGA-to-HPS irq บิต 24 ถึง 31 (f2h_irq0[31:24]) สามารถอ่านได้จากบิต0xFFDE_DD0C [7:0]
- FPGA-to-HPS irq บิต 32 ถึง 55 (f2h_irq1[23:0]) สามารถอ่านได้จากบิต0xFFDE_DD0C [31:8]
- FPGA-to-HPS irq บิต 56 ถึง 63 (f2h_irq1[31:24]) สามารถอ่านได้จากบิต0xFFDE_DD10 [7:0]
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับ Generic Interrupt Controller (GIC) รวมถึงการตั้งค่า การล้างและการมาสก์ที่ขัดจังหวะ โปรดดูบทที่ Interrupt Controller ของคู่มืออ้างอิง Cortex-A9 MPCoreTechnical ที่มีอยู่ในเว็บไซต์ศูนย์ข้อมูล ARM
ข้อมูลนี้มีกําหนดที่จะรวมไว้ในเล่มคู่มืออุปกรณ์ Cyclone V ฉบับที่ 3 ในอนาคต: Hard Processor System TRM
ความละเอียด