PHY Clock Tree ไม่ได้ขับเคลื่อนด้วยตัวนับเอาต์พุต PLL ที่ดีที่สุด

ปัญหานี้มีผลต่อ DDR2 และ DDR3, LPDDR2, QDR II, และ RLDRAM ผลิตภัณฑ์ II

อินเทอร์เฟซหน่วยความจําภายนอกที่เจาะกลุ่มเป้าหมายอุปกรณ์ Arria V ซึ่ง ไม่ได้ขับเคลื่อนต้นนาฬิกา PHY โดยเคาน์เตอร์ 0-3 หรือเคาน์เตอร์ 14-17 พฤษภาคม ไม่ตรงตามเวลา

วิธีแก้ไขปัญหาสําหรับปัญหานี้คือใช้การกําหนด QSF ให้ จํากัดเอาต์พุตตัวนับเอาต์พุต PLL ดังนี้:

ตําแหน่งเคาน์เตอร์ set_location_assignment -to

หากต้องการค้นหาตําแหน่งตัวนับ และสัญญาณเอาต์พุต ให้ปฏิบัติตาม ขั้นตอนเหล่านี้:

1. คอมไพล์การออกแบบในซอฟต์แวร์ Quartus II
2. ค้นหา PLL โดยใช้ Find หรือ Netlist เครื่องมือตัวนําทาง ในโปรแกรมดู RTL
3. เปิดการออกแบบในโปรแกรมดู RTL
4. คลิกขวาที่อินสแตนซ์ที่จําเป็นGENERIC_PLL แล้วเลือก ค้นหาใน Chip Planner จากเมนู ค้นหา
5. Chip Planner จะแสดงตัวนับเอาต์พุต PLL ที่ใด วางอินสแตนซ์ PLL ทั่วไป เลือกตัวนับเอาต์พุต PLL เป็น ดูคุณสมบัติ โหมด และค่าในหน้าต่าง คุณสมบัติโหนด
6. PLL output signal เป็นค่าสําหรับค่าเต็ม คุณสมบัติชื่อ และค่าสําหรับคุณสมบัติตําแหน่งที่ตั้งคือ PLL ตําแหน่งเคาน์เตอร์สําหรับตัวนับที่ใช้ในปัจจุบัน ค้นหาสิ่งที่คุณต้องการ ตําแหน่งเคาน์เตอร์ PLL นาฬิกา PHY ต้องขับเคลื่อนด้วยตัวนับ 0-3 หรือ 14-17 ซึ่งมักจะเป็นตัวนับ 4 อันดับแรกหรือ 4 อันดับสุดท้ายเสมอ ในแผนผังทั้งนี้ขึ้นอยู่กับการวางแนวของ FFPLL เท่า นั้น หนึ่งในสองเคาน์เตอร์สามารถขับเคลื่อนอินพุตแต่ละอันของต้นนาฬิกา PHY:

เพื่อประสิทธิภาพที่ดีที่สุด ควรขับเคลื่อนนาฬิกา PHY ด้วย เคาน์เตอร์ 0-3 หรือเคาน์เตอร์ 14-17 คุณอาจต้องเปลี่ยนตัวเลือกที่เลือก องค์ประกอบจาก FFPLL_* ถึง PLLOUTPUTCOUNTER_* ดูตําแหน่งเคาน์เตอร์ PLL สําหรับแต่ละเคาน์เตอร์

ตัวอย่างต่อไปนี้แสดงการมอบหมาย QSF เป็นตัวอย่าง:

set_location_assignment PLLOUTPUTCOUNTER_X81_Y91_N1 -to qdrii_example|dut_if0:if0|dut_if0_pll0:pll0|pll_mem_phy_clk �

ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคต