ID บทความ: 000078002 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 08/09/2014

ภายใต้เงื่อนไขใดอาจทําให้ PHY เวลาแฝงที่กําหนดไม่สามารถบรรลุ rx_syncstatus เมื่อใช้โปรโตคอล OBSAI ใน Arria®อุปกรณ์ V GX/GT

สิ่งแวดล้อม

    ซอฟต์แวร์ Intel® Quartus® II
    IP เอฟพีจีเอตัวรับส่งสัญญาณ Intel® Arria® V Native PHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เมื่อใช้โปรโตคอล OBSAI โดยใช้ Deterministic Latency PHY ในอุปกรณ์ Arria® V GX/GT คุณอาจล้มเหลวใน rx_syncstatus เมื่อ IDLE, IDLE_ACK และรูปแบบ IDLE_REQ ถูกส่งระหว่างกระบวนการเชื่อมโยง

ความละเอียด

คุณสามารถซิงโครไนซ์ได้ด้วยการพยายามปรับ rx_patternalign ใหม่หรือ rx_digitalreset ซ้ํา

ซึ่งมีผลกับ PHY เวลาแฝงที่กําหนดด้วยการกําหนดค่าต่อไปนี้

  • อัตราข้อมูล: 6.144 Gbps
  • ความกว้างข้อมูล PMA-PCS: 20 บิต

บทความที่เกี่ยวข้อง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Arria® V GX FPGA
Arria® V GT FPGA
Arria® V FPGA และ SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้