ID บทความ: 000077992 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ข้อผิดพลาดด้านในการตรวจสอบด้วย Verilog HDL: ข้อผิดพลาดในการส่งข้อมูลใกล้กับตอนท้ายของไฟล์หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย The Quartus®ความช่วยเหลือในซอฟต์แวร์ II เวอร์ชัน 2.1 ขึ้นไปบ่งชี้ถึงสาเหตุที่เป็นไปได้ของข้อผิดพลาดในการตรวจสอบนี้ ข้อผิดพลาดนี้ยังสามารถเกิดขึ้นได้ในซอฟต์แวร์ Quartus II หากคุณใช้คําสั่ง /* translate_off */ ที่มีคําสั่ง // translate_on

ใน Verilog HDL คุณสามารถแสดงความคิดเห็นโดยใช้ // หรือ /* */ ในซอฟต์แวร์ Quartus II เวอร์ชั่น 2.1 หากคุณใช้translate_offการสังเคราะห์ /* ที่มีอยู่ใน Quartus */ คุณจะต้องใช้ translate_on translate_onการสังเคราะห์ /* */ ไม่ใช่ // การสังเคราะห์ ข้อจํากัดนี้ถูกลบในซอฟต์แวร์ Quartus II เวอร์ชัน 3.0 ซอฟต์แวร์ Quartus II รองรับคําสั่งแปลคอมไพเลอร์ที่แตกต่างกันต่อไปนี้:

Verilog HDL:



// synthesis translate_off   // synthesis translate_on 



or



/* synthesis translate_off */ /* synthesis translate_on */



VHDL:



-- synthesis translate_off -- synthesis translate_on

นอกเหนือจากคําสําคัญการสังเคราะห์ตามที่แสดงไว้ข้างต้นคําสําคัญต่อไปนี้รองรับทั้ง Verilog HDL และ VHDL เพื่อความเข้ากันได้กับเครื่องมือสังเคราะห์อื่นๆ:

pragma       

synopsys     

exemplar

หมายเหตุ: ซอฟต์แวร์ Quartus II เวอร์ชั่น 2.0 และด้านล่างไม่รองรับคําสั่งคอมไพเลอร์ คุณจะเห็นพฤติกรรมที่แตกต่างในซอฟต์แวร์ Quartus II หากการออกแบบที่รวบรวมไว้ในซอฟต์แวร์เวอร์ชั่นก่อนหน้ารวมคําสั่งเหล่านี้ คุณอาจต้องเปลี่ยนรหัสของคุณตอนนี้ตัวเลือกที่ได้รับจากซอฟต์แวร์เนื่องจากเวอร์ชันก่อนหน้าของ Quartus II Compiler ปฏิบัติต่อตัวเลือกเป็นเพียงความคิดเห็น

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้