ปัญหาสำคัญ
คำอธิบาย
การทํางานALTMULT_ADDไม่รองรับพฤติกรรม VHDL รุ่นที่มีตระกูลอุปกรณ์ Stratix V
ความละเอียด
ใช้โค้ดห่อหุ้ม VHDL และตัวจําลองร่วมเพื่อสร้าง Verilog โมเดลการจําลอง HDL หรือจําลองด้วยการออกแบบที่สร้างขึ้นโดย ClearBox