ID บทความ: 000077955 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/08/2012

ทําไมสัญญาณนาฬิกาออกของฉันจึงไม่สลับเมื่อทําการจําลองตัวนับเอาต์พุต PLL ที่เกี่ยวข้องในอุปกรณ์ Cyclone III หรือ Cyclone IV

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus II เวอร์ชั่น 9.1 และใหม่กว่า สัญญาณนาฬิกาเอาต์พุตอาจไม่เปิดปิดในระหว่างการจําลองการทํางานของตัวนับเอาต์พุต PLL ในการออกแบบที่กําหนดเป้าหมายCyclone III และอุปกรณ์ iV Cyclone ปัญหานี้เกี่ยวข้องกับโมเดลการจําลองที่ใช้งานได้และไม่ส่งผลกระทบต่อพฤติกรรมของฮาร์ดแวร์

    ความละเอียด

    ในการแก้ไขปัญหานี้ ให้ใช้การจําลองการกําหนดเวลาเมื่อฟังก์ชัน ALTPLL ได้รับการกําหนดค่าเพื่อใช้การขยายช่องสัญญาณเอาต์พุต การจําลองเวลาไม่ได้รับผลกระทบจากปัญหาในแบบจําลองการจําลองที่ใช้งานได้

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Cyclone® IV GX FPGA
    Cyclone® III LS FPGA
    Cyclone® III FPGA
    Cyclone® IV E FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้