ID บทความ: 000077930 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 13/08/2012

ทําไมฉันจึงได้รับข้อความแสดงข้อผิดพลาดต่อไปนี้เมื่อใช้ Triple Speed Ethernet IP : "ข้อผิดพลาด: ชื่อตระกูล "Stratix II" เป็นข้อผิดพลาดที่ผิดกฎหมาย: eth_tri_1port: การสร้าง HDL ล้มเหลว"

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ข้อผิดพลาดนี้เกิดขึ้นเมื่อคุณสร้าง Triple Speed Ethernet® IP ที่เปิดใช้งานการจําลอง และคุณได้ติดตั้ง Quartus® II ด้วยชุดอุปกรณ์ที่จํากัดเท่านั้น ตัวอย่างเช่น มีการติดตั้งการสนับสนุนอุปกรณ์ II GX Arria®เท่านั้น

หากต้องการแก้ไขปัญหาข้อผิดพลาดนี้ คุณสามารถติดตั้ง Quartus II อีกครั้งเพื่อให้มั่นใจว่ามีการติดตั้งชื่อเสียงของอุปกรณ์ทั้งหมดแล้ว แล้วสร้าง IP อีเธอร์เน็ตความเร็วสามตัวใหม่

ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 21 ผลิตภัณฑ์

Stratix® IV E FPGA
Cyclone® II FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Stratix® II GX FPGA
Stratix® II FPGA
Arria® II GZ FPGA
Stratix® III FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
Stratix® IV GT FPGA
Stratix® V E FPGA
อุปกรณ์ HardCopy™ IV E ASIC
Arria® GX FPGA
อุปกรณ์ HardCopy™ III ASIC
Cyclone® III LS FPGA
อุปกรณ์ HardCopy™ IV GX ASIC
Cyclone® III FPGA
Cyclone® IV E FPGA
Stratix® V GX FPGA
Cyclone® IV GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้