ID บทความ: 000077905 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมฉันจึงได้รับการละเมิดเวลาการกู้คืน/ถอดในการออกแบบคอนโทรลเลอร์ RLDRAM II ของฉัน

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

หากคุณจํากัดการออกแบบ RLDRAM II โดยใช้ DDR Timing Wizard (DTW) ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 8.1 คุณจะเห็นการละเมิดเวลาการกู้คืน/การลบ อย่างไรก็ตาม เส้นทางเหล่านี้เป็นพาธเท็จที่ไม่มีข้อจํากัดอย่างถูกต้อง ในการตั้งค่าการกําหนดพาธเท็จ ให้เพิ่มบรรทัดต่อไปนี้ที่ด้านล่างของไฟล์ SDC ที่สร้างขึ้น DTW และเรียกใช้ตัววิเคราะห์เวลา TimeQuest ใหม่

set_false_path -from [get_clocks {dtw_read_*}] -ไปยัง [get_clocks {g_stratixii_pll_rldramii_pll_inst|altpll_component|pll|clk[0]}]

set_false_path -from [get_clocks {g_stratixii_pll_rldramii_pll_inst|altpll_component|pll|clk[0]}] -ไปยัง [get_clocks {dtw_read__*}]

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® II FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้