ID บทความ: 000077902 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 23/11/2015

ข้อผิดพลาดภายใน: ระบบย่อย: FIOMGR, ไฟล์: /quartus/fitter/fiomgr/fiomgr_io_bank.cpp, บรรทัด: 2379 m_single_ended_iostd_drive_strength >= 0

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 15.0 และก่อนหน้า คุณอาจเห็นข้อผิดพลาดภายในนี้หากคุณเปลี่ยนการกําหนดพิน JTAG จากค่าเริ่มต้น

    ในอุปกรณ์ MAX® 10 พิน JTAG เป็นพินสองวัตถุประสงค์ หากคุณใช้พิน JTAG เป็นพินเฉพาะ คุณไม่จําเป็นต้องทําการบ้านพินใดๆ สําหรับพิน คุณอาจได้รับข้อผิดพลาดภายในนี้หากคุณแก้ไขการมอบหมายพินไปยังสิ่งอื่นนอกเหนือจากค่าเริ่มต้น

    ความละเอียด

    เพื่อหลีกเลี่ยงข้อผิดพลาด ให้ทําตามขั้นตอนใดขั้นตอนหนึ่งต่อไปนี้:

    • เปลี่ยนกลับมาตรฐาน I/O พิน JTAG ทั้งหมดกลับเป็นมาตรฐาน IO เริ่มต้นในตัววางแผนพิน
    • เปลี่ยนเป็นมาตรฐาน I/O เริ่มต้นเป็น 3.3-V LVCMOS
    • ไปที่ การบ้าน -> Device -> Device and Pin Options -> Voltage -> เปลี่ยน "มาตรฐาน I/O เริ่มต้น" เป็น 3.3-V LVCMOS

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® MAX® 10 FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้