ID บทความ: 000077896 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/07/2021

ทําไมฉันจึงเห็นอัตราความผิดพลาดบิตสูง (BER) เมื่อใช้ชุดเครื่องมือตัวรับส่งสัญญาณซอฟต์แวร์ Intel® Quartus® Prime เพื่อปรับแต่งอุปกรณ์รับส่งสัญญาณ Intel® Stratix®10 และ Intel Agilex® 7 FPGA E-Tile ในโหมด PAM4

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • อีเธอร์เน็ต
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    BER ของตัวรับส่งสัญญาณที่ใช้งานการกั้น PAM4 เป็นที่ยอมรับซึ่งสูงกว่า NRZ มาก

    ตัวอย่างเช่น:

    • ข้อมูลจําเพาะ Ethernet 25GBASE-KR/CR/GAUI 802.3by และ 100GBASE-KR4/KP4 802.3bj IEEE พร้อมการกล้ําสัญญาณ NRZ ช่วยให้มีค่า BER ที่ 10E-12 โดยไม่มี Forward Error Correction (FEC)
    • ข้อมูลจําเพาะ Ethernet 100GBASE-KR2/CR2 802.3cd IEEE พร้อมการมอดูเลต PAM4 ช่วยให้มีค่า BER ที่ 10E-5 โดยไม่มี FEC

    ด้วยเหตุนี้ FEC จึงเป็นข้อบังคับสําหรับการกําหนดค่าอีเธอร์เน็ตแบบปรับได้ PAM4 โปรโตคอลอื่นๆ อาจมีข้อกําหนด BER ที่ยอมรับได้ที่แตกต่างกัน

    ชุดเครื่องมือตัวรับส่งสัญญาณซอฟต์แวร์ Intel® Quartus® Prime ให้คุณปรับแต่งตัวรับส่งสัญญาณ E-Tile PMA ชุดเครื่องมือตัวรับส่งสัญญาณ BER คํานวณจากข้อมูล PRBS ดิบและไม่รวม FEC

    ความละเอียด

    สําหรับ BER ระบบเต็มรูปแบบ คุณควรพิจารณาผลกระทบของ FEC ในระบบของคุณ และวิเคราะห์การลงทะเบียนสถานะ FEC ที่แก้ไขและไม่มีการแก้ไข

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7
    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้