ID บทความ: 000077889 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 31/12/2014

คู่มือผู้ใช้ฟังก์ชัน Interlaken MegaCore 100G ให้ข้อมูลไม่เพียงพอในการเชื่อมต่อArria 10 TX PLL

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    อ้างอิงจากฟังก์ชัน Interlaken MegaCore 100G คู่มือผู้ใช้ ตรรกะผู้ใช้ควรขับเคลื่อนอินtx_pll_lockedพุต สัญญาณไปยังArria 10 100G Interlaken IP Core ที่มีตรรกะ AND ของpll_lockedสัญญาณเอาต์พุตของArria 10 TX คอร์ IP PLL อย่างไรก็ตาม ข้อมูลนี้ไม่สมบูรณ์ อินพุต สัญญาณไปยังตรรกะ AND ควรรวมค่าผกผันของแต่ละตัวด้วย สัญญาณ TX PLL pll_cal_busy

    สําหรับภาพประกอบในกรณีของ TX PLL ภายนอกตัวเดียว ดูรูปภาพที่ 5-3, Arria 10 PLL ไปยัง Arria 10 100G Interlaken MegaCore แผนภาพการเชื่อมต่อฟังก์ชัน ใน "การย้าย IP Interlaken 100G บทที่ว่าด้วยอุปกรณ์ Stratix V ถึง Arria 10" ของArria คู่มือการย้าย 10

    ความละเอียด

    ปัญหานี้ไม่มีวิธีแก้ไขปัญหา ตรวจสอบให้แน่ใจว่าคุณเชื่อมต่อArria TX PLL ภายนอก 10 ตัวไปยังคอร์ IP 100G Interlaken ของคุณตาม คําแนะนําใน erratum นี้

    ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 14.1 ของ 100G คู่มือผู้ใช้ฟังก์ชัน Interlaken MegaCore

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้