ID บทความ: 000077864 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 08/02/2013

ประเภทพารามิเตอร์ทั่วไปและแบบโลคัล VHDL ที่ไม่ตรงกันใน NC-Sim สําหรับ Stratixโมเดลการจําลอง PLL แบบเสี้ยวหนึ่งตัว V

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    หากคุณใช้เวอร์ชั่น Cadence Incisive 11.10.017 เพื่อจําลองการออกแบบ Stratix V ที่มีเสี้ยวหนึ่ง ลูปแบบเฟสล็อก (PLL) และหากพารามิเตอร์ทั่วไป VHDL และเครื่อง พารามิเตอร์มีชื่อเดียวกันโดยไม่คํานึงถึงเคส NC-Sim อาจตรงกันอย่างไม่ถูกต้อง พารามิเตอร์ทั้งสอง

    ตัวอย่างเช่น NC-Sim จะจับคู่พารามิเตอร์ทั่วไปที่มีชื่อว่า pll_lock_fltr_test และ localparam ชื่อPLL_LOCL_FLTR_TEST

    ความละเอียด

    อัปเกรดเป็นเวอร์ชัน Incisive 11.10.060 หรือใหม่กว่า

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้