ปัญหาสำคัญ
พอร์ตหลัก I/O Logical Layer ของ RapidIO II Core คือ
เพื่อใช้โปรโตคอลหลักอินเทอร์เฟซ Avalon-MM อย่าง ไร ก็ ตาม
แกน IP ไม่ได้ใช้โปรโตคอลนี้อย่างถูกต้อง โดย เฉพาะ อย่างยิ่ง
สัญญาณ iom_rd_wr_write เอาต์พุตไม่ปฏิบัติตาม
ข้อมูลจําเพาะหากอิน iom_rd_wr_waitrequest พุต
ได้ระบุสัญญาณไว้แล้วในขณะที่แกน IP จะถูกระบุในขั้นต้น
สัญญาณ iom_rd_wr_write เอาต์พุต ในกรณีนี้
แกน IP ไม่ถอดรหัสสัญญาณนี้แม้หลังจากสัญญาณ iom_rd_wr_waitrequest อินพุตแล้ว
ถูกแยกประเภทแล้ว
ตามข้อมูลจําเพาะโปรโตคอล Avalon-MM มาสเตอร์
ต้องเก็บสัญญาณคําขอการเขียน (iom_rd_wr_write) ไว้จนกว่า
หลังจากทาส iom_rd_wr_waitrequest ถอดรหัสสัญญาณแล้ว
แล้วถอดรหัสคําขอเขียนหลังจากที่การเขียนเสร็จสมบูรณ์
อย่างไรก็ตาม ด้วยการปรับใช้คอร์ IP ในปัจจุบัน แกน IP จะยังคงรักษาไว้
ระบุคําขอเขียนแม้ว่าหลังจากการเขียนเสร็จสิ้นแล้ว ในเรื่องนี้
กรณีที่แกน IP ไม่เคยถอดรหัสสัญญาณการขอเขียน (iom_rd_wr_write)
ผลที่ได้คือ Avalon-MM Slave จะถือว่า
แกน IP กําลังทําคําขอเขียนใหม่เพิ่มเติม
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับข้อมูลจําเพาะ Avalon-MM โปรดดู เพื่อAvalon ข้อมูลจําเพาะอินเทอร์เฟซ
ปัญหานี้ไม่มีวิธีแก้ไขปัญหา
ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 14.1 ของคอร์ RapidIO II IP