ฉันจะแก้ไขการละเมิดเวลาการตั้งค่าคอร์เมื่อฉันเชื่อมตัวควบคุมหน่วยความจ

สิ่งแวดล้อม

ID บัก: 1408052044

Quartus Edition

ซอฟต์แวร์ Intel® Quartus® II

ค้นพบเวอร์ชัน: 13.1

คำอธิบาย

เมื่อคุณเชื่อมคอนโทรลเลอร์หน่วยความจําฮาร์ด DDR3 (HMC) สองตัวไว้บนขอบด้านบนและด้านล่าง และใช้ pll_afi_half_clk เป็นนาฬิกาสําหรับพอร์ต MPFE คุณอาจได้รับการละเมิดเวลาการตั้งค่าหลักระหว่างเส้นทาง bonding_in_* และ bonding_out_*

แม้ว่านาฬิกา MPFE จะอนุญาตให้ทํางานได้ความถี่สูงสุดครึ่งหนึ่งของคอนโทรลเลอร์หน่วยความจําแบบฮาร์ด ความถี่นาฬิกา MPFE สูงสุดขึ้นอยู่กับประสิทธิภาพคอร์ Fabric เส้นทางจาก bonding_out_* ไปยัง bonding_in_* ถูกกําหนดเส้นทางผ่านคอร์ Fabric และยาวเกินไป ส่งผลให้เกิดการละเมิดเวลา

ความละเอียด

ลดความถี่สัญญาณนาฬิกา MPFE เพื่อปิดเวลาและเพิ่มความกว้างข้อมูลของพอร์ต MPFE เพื่อรักษาแบนด์วิดท์เดียวกันบนอินเทอร์เฟซหน่วยความจํา

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 13 ผลิตภัณฑ์

Arria® V GT FPGA

Cyclone® V FPGA และ SoC FPGA

Cyclone® V E FPGA

Arria® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Cyclone® V GX FPGA

Arria® V GZ FPGA

Arria® V GX FPGA

Arria® V FPGA และ SoC FPGA

Cyclone® V SE SoC FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์