ID บทความ: 000077798 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 28/06/2018

อะไรคือความหมายของ SerialLite II Deskew ที่โต๊ะเขียนตาราง 3-1 ของ SerialLite II IP Core Guide (PDF)

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

Max Deskew (Cycles) ในตาราง 3-1 ของ SerialLite II IP Core Guide (PDF) หมายถึงเลนสูงสุดของเลนบิดตัวรับส่งสัญญาณสามารถยอมรับได้

ความละเอียด

ตัวอย่างเช่น: หากขนาดการถ่ายโอนคือ 4 เวลาที่ตัวรับส่งสัญญาณยอมรับเวลาสูงสุดของตัวรับส่งสัญญาณคือ 2 tx_coreclockรอบสัญญาณนาฬิกา ในทางตรงกันข้ามหากขนาดการถ่ายโอนคือ 1 เวลาโต๊ะทํางานสูงสุดที่ตัวรับส่งสัญญาณยอมรับคือ 14 tx_coreclockรอบสัญญาณนาฬิกา

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 6 ผลิตภัณฑ์

Intel® Arria® 10 FPGA และ SoC FPGA
Arria® V FPGA และ SoC FPGA
Arria® II GX FPGA
Cyclone® V FPGA และ SoC FPGA
Stratix® V FPGA
Stratix® IV FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้