ทําไมฉันถึงเห็นการละเมิดเวลาการกู้คืนภายในAltera POS-PHY ระดับ 4...

คำอธิบาย

เนื่องจากปัญหากับไฟล์ข้อจํากัดการออกแบบ synopsys ที่สร้างขึ้นโดยอัตโนมัติ (.sdc) สําหรับเมก้าคอร์® Altera® POS-PHY ระดับ 4 (ตัวรับสัญญาณ) คุณอาจเห็นการละเมิดเวลาการกู้คืนบนเส้นทางจาก "*dpa_align:dpa_align|dpa_reset" สู่"*altlvds_rx_component|*auto_generated|rx*bit_slip_reg"

นี่เป็นเพราะการมอบหมาย .sdc ที่สร้างขึ้นโดยอัตโนมัติต่อไปนี้ถูกละเลย:

เพื่อแก้ไขปัญหานี้ คุณสามารถแทนที่การบ้านด้านบน (ซึ่งสามารถพบได้ในไฟล์ .sdc ที่สร้างขึ้นโดยอัตโนมัติ) ด้วยการบ้านต่อไปนี้:

set_multicycle_path -setup -end -from [get_keepers {*dpa_align:dpa_align|dpa_reset}] -to [get_keepers {*altlvds_rx_component|*auto_generated|rx*~bit_slip_reg}] 2 set_multicycle_path -hold -end -from [get_keepers {*dpa_align:dpa_align|dpa_reset}] -to [get_keepers {*altlvds_rx_component|*auto_generated|rx*~bit_slip_reg}] 1

ปัญหานี้มีกําหนดเวลาให้แก้ไขในการเปิดตัว Altera Complete Design Suite ในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 24 ผลิตภัณฑ์

Cyclone® FPGA

Cyclone® III LS FPGA

Stratix® II GX FPGA

Stratix® III FPGA

Stratix® IV E FPGA

Stratix® IV GT FPGA

อุปกรณ์ HardCopy™ IV E ASIC

Stratix® V E FPGA

อุปกรณ์ HardCopy™ IV GX ASIC

เอฟพีจีเอ Stratix®

Stratix® IV GX FPGA

เอฟพีจีเอ Stratix® GX

Stratix® V GX FPGA

Arria® II GZ FPGA

Cyclone® IV GX FPGA

Cyclone® III FPGA

Cyclone® II FPGA

Arria® GX FPGA

Arria® II GX FPGA

Stratix® II FPGA

Cyclone® IV E FPGA

อุปกรณ์ HardCopy™ III ASIC

Stratix® V GS FPGA

Stratix® V GT FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ทําไมฉันถึงเห็นการละเมิดเวลาการกู้คืนภายในAltera POS-PHY ระดับ 4 MegaCore ในการออกแบบของฉัน

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์