ID บทความ: 000077761 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 24/09/2013

ทําไมฉันจึงเห็นความแตกต่างในตัวเลือกจํานวนชิปที่เลือกสําหรับ IP DDR3 UniPHY ที่สร้างขึ้นใน Quartus II V12.0 และ V13.0 และเวอร์ชันที่ใหม่กว่า

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย พฤติกรรมของ IP DDR3 ที่เกิดขึ้นใน QII V12.0 ไม่ถูกต้อง จํานวนตัวเลือกชิปที่เลือกสําหรับคอนโทรลเลอร์ DDR3 UniPHY จํากัดที่ 2 สําหรับทั้งอุปกรณ์ Arria V และ Cyclone V
    ความละเอียด ปัญหานี้ได้รับการแก้ไขใน QII V13.0

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Arria® V GZ FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้