ID บทความ: 000077753 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 10/02/2014

ทําไมผู้ช่วยออกแบบไม่รายงานการละเมิดกฎเมื่อการออกแบบของฉันใช้สัญญาณล็อก PLL เป็นสัญญาณรีเซ็ตแบบอสมวาร

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • รีเซ็ต
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชัน 13.1 และก่อนหน้า ผู้ช่วยออกแบบจะไม่รายงานการละเมิดกฎเมื่อมีการเชื่อมต่อสัญญาณล็อกของ PLL โดยตรงกับการรีเซ็ตการลงทะเบียนที่ไม่ต่อเนื่อง

    เมื่อใช้สัญญาณล็อกของ PLL เป็นรีเซ็ต ให้ซิงโครไนซ์สัญญาณไปยังโดเมนนาฬิกาปลายทางเพื่อให้แน่ใจว่าการวิเคราะห์เวลาอย่างถูกต้อง

    ความละเอียด

    ปัญหานี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้