ID บทความ: 000077740 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/07/2012

พารามิเตอร์ rx_use_coreclk ไม่ได้ถูกสร้างขึ้นอย่างถูกต้องสําหรับ 10GBASE-R PHY v12.0 เมกะฟังก์ชันที่มุ่งเป้าไปที่ตระกูลอุปกรณ์ Stratix V

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    10GBASE-R PHY v12.0 เมกะการทํางานที่กําหนดเป้าหมายอุปกรณ์ Stratix V อย่าสร้าง rx_use_coreclk พารามิเตอร์อย่างถูกต้อง ไฟล์ HDL ที่สร้างขึ้นไม่ผ่าน rx_use_coreclk พารามิเตอร์ ไปยังอินสแตนซ์sv_xcvr_10gbaser_nr

    ความละเอียด

    อัปเดตไฟล์ HDL ที่สร้างขึ้นเพื่อส่งผ่านพารามิเตอร์ สําหรับ ไฟล์ที่สร้างขึ้นใน System Verilog ให้เพิ่มบรรทัดที่แสดงความเห็นใน ตัวอย่างด้านล่าง:

    sv_xcvr_10gbaser_nr #( .num_channels (num_channels ), .operation_mode (operation_mode ), .sys_clk_in_mhz (mgmt_clk_in_mhz ), .ref_clk_freq (ref_clk_freq ), .rx_use_coreclk (rx_use_coreclk ), //add this line .pll_type (pll_type ), .RX_LATADJ (rx_latadj), .TX_LATADJ (tx_latadj) )xv_xcvr_10gbaser_nr_inst(

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้