ID บทความ: 000077710 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 08/09/2017

เหตุใดรูปแบบการจัดแนวคําข้อมูลของ altlvds_rx ของฉันจึงต่างกันระหว่างการจําลองและฮาร์ดแวร์

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® LVDS SERDES
  • การจำลอง, ดีบักและการตรวจสอบ
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากความไม่ถูกต้องในโมเดลการจําลอง LVDS SERDES จํานวนพัลส์ที่ใช้กับ rx_channel_data_align เพื่อให้ได้การจัดวางแนวคําข้อมูลอาจแตกต่างกันระหว่างการจําลองและฮาร์ดแวร์จริง

     

    ความละเอียด

    สําหรับรายละเอียดเพิ่มเติม โปรดดูที่ ส่วนการจัดแนวขอบเขตคําของคู่มือผู้ใช้ LVDS SERDES ตัวส่ง/ตัวรับ IP Core

    หากต้องการแก้ไขปัญหานี้ ให้ทําดังต่อไปนี้:

    1. จําลอง การออกแบบของคุณด้วยคําข้อมูลที่รู้จักและ ค้นหา จํานวนพัลส์ที่ใช้กับ rx_channel_data_align เพื่อให้ได้การจัดวางคําข้อมูล  ใช้ หมายเลขนี้เป็นค่าการจําลองสําหรับเครื่องสถานะการจัดแนวคําข้อมูลของคุณ  คุณสามารถทําได้ใน#define verilog หรือใน VHDL ซึ่งเป็นแบบทั่วไปที่มี if - สร้างรายงาน
    2. ในการทดสอบในห้องปฏิบัติการ ให้ใช้ คําข้อมูลที่ รู้จักและใช้ชีพ จรที่ตามมาเพื่อ rx_channel_data_align เพื่อค้นหาการจัดวางคําข้อมูล  ใช้ จํานวนพัลส์ที่พบเพื่อให้ได้การจัดตําแหน่งคําข้อมูลเป็นค่าการสังเคราะห์ใน#define ของคุณ หรือหาก -สร้างรายงาน

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Cyclone® V FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้