เนื่องจากความไม่ถูกต้องในโมเดลการจําลอง LVDS SERDES จํานวนพัลส์ที่ใช้กับ rx_channel_data_align เพื่อให้ได้การจัดวางแนวคําข้อมูลอาจแตกต่างกันระหว่างการจําลองและฮาร์ดแวร์จริง
สําหรับรายละเอียดเพิ่มเติม โปรดดูที่ ส่วนการจัดแนวขอบเขตคําของคู่มือผู้ใช้ LVDS SERDES ตัวส่ง/ตัวรับ IP Core
หากต้องการแก้ไขปัญหานี้ ให้ทําดังต่อไปนี้:
- จําลอง การออกแบบของคุณด้วยคําข้อมูลที่รู้จักและ ค้นหา จํานวนพัลส์ที่ใช้กับ rx_channel_data_align เพื่อให้ได้การจัดวางคําข้อมูล ใช้ หมายเลขนี้เป็นค่าการจําลองสําหรับเครื่องสถานะการจัดแนวคําข้อมูลของคุณ คุณสามารถทําได้ใน#define verilog หรือใน VHDL ซึ่งเป็นแบบทั่วไปที่มี if - สร้างรายงาน
- ในการทดสอบในห้องปฏิบัติการ ให้ใช้ คําข้อมูลที่ รู้จักและใช้ชีพ จรที่ตามมาเพื่อ rx_channel_data_align เพื่อค้นหาการจัดวางคําข้อมูล ใช้ จํานวนพัลส์ที่พบเพื่อให้ได้การจัดตําแหน่งคําข้อมูลเป็นค่าการสังเคราะห์ใน#define ของคุณ หรือหาก -สร้างรายงาน