ID บทความ: 000077650 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 13/08/2012

ทําไมข้อจํากัด PCIe Hard IP SDC สําหรับ tl_cfg* จึงถูกละเลยในการออกแบบ SOPC Builder ของฉัน

สิ่งแวดล้อม

  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ข้อจํากัดของ PCI Express HardIP สําหรับสัญญาณ tl_cfg* จะถูกละเลยในการออกแบบ SOPC Builder เนื่องจากไม่ได้ใช้โมดูล altpcierd_tl_cfg_sample ในโหมดนี้

    ส่งผลให้มี pcie_compiler_0.sdc ข้อจํากัด SDC ที่วางไว้หลังจากความคิดเห็นด้านล่างจะถูกละเลย:

    # ข้อจํากัดของพาธแบบหลายรอบต่อไปนี้จะใช้ได้ก็ต่อเมื่อตรรกะใช้เพื่อสุ่มตัวอย่างสัญญาณ tl_cfg_ctl และ tl_cfg_sts

    หมายเหตุ: ข้อจํากัดเหล่านี้มีผลใช้ได้ใน Platform Designer และการกําหนดค่า HardIP การสตรีมมิ่ง Avalon®

    ความละเอียด

    N/A

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    Arria® II GX FPGA
    Arria® II GZ FPGA
    Stratix® IV GX FPGA
    Cyclone® IV GX FPGA
    Stratix® IV GT FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้