คำอธิบาย
ไม่แนะนําให้แบ่งปัน refclk ระหว่างคอร์ PCIe® Hard IP และคอร์ IP อินเทอร์เฟซหน่วยความจําภายนอก ซึ่งรวมถึงคอนโทรลเลอร์ที่ใช้ UniPHY และ ALTMEMPHY ทั้งหมด อินเทอร์เฟซ PCIe และอินเทอร์เฟซหน่วยความจําภายนอกต้องการ PLL refclk โดยตรงจากพินอินพุตนาฬิกาเฉพาะที่แตกต่างกัน
เพื่อให้คอนโทรลเลอร์หน่วยความจําใช้สัญญาณนาฬิกาเดียวกันกับแกน PCIe Hard IP จะต้องเรียง coreclkout สัญญาณของแกน PCIe Hard IP ไปยังอินพุต refclk ของคอร์ IP หน่วยความจํา ไม่แนะนํา เนื่องจากค่า Jitter ที่เกิดจากทรัพยากรการกําหนดเส้นทางนาฬิกาทั่วโลกจะส่งผลต่อประสิทธิภาพของอินเทอร์เฟซหน่วยความจําภายนอก