ID บทความ: 000077581 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 21/10/2011

การกําหนดค่า PLL ชุดตัวคูณสัญญาณนาฬิกา (CMU) ใหม่ในเมกะฟังก์ชัน ALTGX อาจล้มเหลวในStratix IV GX

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ในฟังก์ชัน ALTGX Megafunction การกําหนดค่าตัวคูณสัญญาณนาฬิกาใหม่ unit (CMU) PLL อาจล้มเหลวถ้า CMU PLL ขับเคลื่อนช่องสัญญาณส่งสัญญาณ การใช้ตัวแบ่งสัญญาณนาฬิกากลางผ่าน X4/XN และ

    • ช่องสัญญาณตัวรับส่งสัญญาณอยู่ในการปรับตั้งค่าโหมดการเชื่อม หรือ
    • ใช้ตัวแบ่งสัญญาณนาฬิกากลางเพื่อขับเคลื่อนตัวส่งสัญญาณ ช่องสัญญาณที่ใช้ตัวเลือกเส้น X4/XN บนหน้า PLL หลัก ของแท็บ การตั้งค่าการกําหนดค่าใหม่ จะเปิดอยู่
    ความละเอียด

    ตั้งค่าการกําหนดตําแหน่งเพื่อวาง CMU PLL ที่ไดรฟ์ ช่องสัญญาณตัวรับส่งสัญญาณโดยใช้ตัวแบ่งสัญญาณนาฬิกากลางที่ตําแหน่ง CMU0 PLL

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® IV FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้