ID บทความ: 000077539 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/05/2015

ทําไมสัญญาณ DDR4 บางตัวจึงไม่มีข้อจํากัดในตัววิเคราะห์เวลา

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อออกแบบอินเทอร์เฟซตัวควบคุมหน่วยความจํา Intel® Arria® 10 FPGA DDR4 คุณอาจเห็นพอร์ตอินพุตและเอาต์พุต DDR4 ที่ไม่มีข้อจํากัด ควรมีข้อยกเว้นพาธเท็จในไฟล์ DDR4 SDC สําหรับสัญญาณเหล่านี้

    ความละเอียด

    การแก้ไขปัญหาสําหรับปัญหานี้คือการเพิ่มการมอบหมายต่อไปนี้ให้กับไฟล์ DDR4 SDC ภายใต้ส่วน FALSE PATH CONSTRAINTS:

    set_false_path -ไปยัง [get_ports {*dbi_n*}]
    set_false_path -จาก [get_ports {*dbi_n*}]
    set_false_path -from [get_ports {*alert_n*}]
    set_false_path -ไปยัง [get_ports {*mem_ck*}]
    set_false_path -ไปยัง [get_ports {*mem_ck_n*}]
    set_false_path -ไปยัง [get_ports {*mem_dqs_n*}]

    ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์การพัฒนา Quartus® เวอร์ชันในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 SX SoC FPGA
    Intel® Arria® 10 GT FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้