ID บทความ: 000077514 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 03/06/2013

ทําไมนาฬิกาป้อนกลับและสัญญาณนาฬิกาเอาต์พุตจึงถูกปรับอย่างไม่เป็นทางการในโหมดคําติชมภายนอกและโหมด Zero Delay Buffer (ZDB)

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อเลือกโหมดข้อเสนอแนะภายนอกหรือ Zero Delay Buffer เป็นโหมดชดเชยใน Stratix® V, Arria® V และอุปกรณ์ Cyclone® V สัญญาณนาฬิกาเอาต์พุตจะไม่มีความสัมพันธ์ระหว่างเฟสที่คาดหวังกับนาฬิกาแสดงความคิดเห็น

    นี่เป็นเพราะซอฟต์แวร์ Quartus® II ทําให้การตั้งค่าห่วงโซ่หน่วงไม่ถูกต้องในเวอร์ชัน 13.0 และก่อนหน้า

    ความละเอียด

    หากจําเป็นต้องมีความคิดเห็นภายนอกหรือโหมด ZDB โปรดส่งคําขอเพื่อ Altera การสนับสนุนทางเทคนิคผ่าน mySupport

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Stratix® V E FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้