ID บทความ: 000077504 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 30/06/2014

ทําไมฉันจึงเห็นค่า Jitter ความถี่ต่ําเพิ่มขึ้นเมื่อใช้ ATX PLL ของอุปกรณ์รับส่งสัญญาณ Stratix V หรือ Arria V GZ

สิ่งแวดล้อม

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II คุณอาจเห็นค่า Jitter ความถี่ต่ําเพิ่มขึ้นเมื่อใช้ ATX PLL ของอุปกรณ์รับส่งสัญญาณ Stratix® V หรือ Arria® V GZ

    ซอฟต์แวร์ Quartus II จะตั้งค่าแบนด์วิดท์ ATX PLL เป็น "ต่ํา" ซึ่งอาจส่งผลให้ค่า jitter เพิ่มขึ้นในช่วง 200kHz - 1.5MHz ซึ่งอาจส่งผลให้กําไรขั้นต้นลดลงสําหรับ CDR ตัวรับสัญญาณบุคคลที่สามที่มีความสามารถในการติดตามแบนด์วิดธ์ Jitter ต่ํา

    ความละเอียด

    เพื่อแก้ไขปัญหานี้ คุณสามารถตั้งค่าแบนด์วิดท์ ATX PLL เป็น "ปานกลาง" ด้วยการบ้าน QSF

    set_instance_assignment -name PLL_BANDWIDTH_PRESET อินสแตนซ์ PLL ขนาดกลางถึง

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    Stratix® V FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Arria® V GZ FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้