คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 18.1 คําเตือนที่สําคัญไม่ถูกต้องอาจเกิดขึ้นเมื่อคุณคอมไพล์การออกแบบ รวมถึง ATX PLL สองตัวที่ทํางานที่ความถี่ VCO เดียวกัน (ภายใน 100 MHz) แม้ว่าจะมีการปฏิบัติตามกฎการจัดวางด้านล่าง (คําเตือนที่สําคัญด้านล่างหลังจากรายการสัญลักษณ์แสดงหัวข้อย่อย)
- สําหรับความถี่ VCO ATX ระหว่าง 7.2 GHz และ 11.4 GHz เมื่อ ATX PLL สองตัวทํางานที่ความถี่ VCO เดียวกัน (ภายใน 100 MHz) จะต้องแยกออกจาก ATX PLL 7 ตัว (ข้าม 6)
- สําหรับความถี่ VCO ATX ระหว่าง 11.4 GHz และ 14.4 GHz เมื่อ ATX PLL สองตัวทํางานที่ความถี่ VCO เดียวกัน (ภายใน 100 MHz) และช่องสัญญาณ GX ของไดรฟ์ จะต้องแยกออกจากกัน 4 ATX PLL (ข้าม 3)
- สําหรับความถี่ ATX PLL VCO ระหว่าง 11.4 GHz และ 14.4 GHz เมื่อ ATX PLL สองตัวทํางานที่ความถี่ VCO เดียวกัน (ภายใน 100 MHz) และช่อง GT ของไดรฟ์ จะต้องแยกออกจาก ATX PLL 3 ช่อง (ข้าม 2)
- สําหรับ PLL ATX สองตัวที่ให้สัญญาณนาฬิกาซีเรียลสําหรับ PCIe*/PIPE Gen3 จะต้องวาง 4 ATX PLL ห่างกัน (ข้าม 3)
คําเตือนที่สําคัญ(18234): ATX PLLs :xcvr_atx_pll_a10_0|a10_xcvr_atx_pll_inst|twentynm_atx_pll_inst และ :xcvr_atx_pll_a10_0|a10_xcvr_atx_pll_inst|twentynm_atx_pll_inst คือ ATX PLLs ห่างกัน สําหรับความถี่ VCO ATX ระหว่าง 11.4 GHz และ 14.4 GHz เมื่อ PLL ของ ATX สองตัวทํางานที่ความถี่ VCO เดียวกัน (ภายใน 100 MHz) จะต้องแยกออกจาก PLL 5 ATX
ความละเอียด
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.1