ID บทความ: 000077436 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 29/04/2021

ข้อผิดพลาด: (vlog-7) ไม่สามารถเปิดไฟล์หน่วยการออกแบบ "./. /.. /.. /rtl/address_decoder/address_decode/altera_avalon_st_handshake_clock_crosser_161/sim/altera_avalon_st_handshake_clock_crosser.v" ในโหมดอ่าน

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.4

    ในสภาพแวดล้อม Windows คุณอาจพบข้อความแสดงข้อผิดพลาดต่อไปนี้ในระหว่างการจําลองการออกแบบตัวอย่าง IP 10G MAC ความหน่วงแฝงต่ําพร้อม Modelsim® เมื่อความยาวสูงสุดของพาธไฟล์เกิน 260 ตัวอักษร

    ข้อผิดพลาด: (vlog-7) ไม่สามารถเปิดไฟล์หน่วยการออกแบบ "./. /.. /.. /rtl/address_decoder/address_decode/altera_avalon_st_handshake_clock_crosser_161/sim/altera_avalon_st_handshake_clock_crosser.v" ในโหมดอ่าน

     

    ความละเอียด

    เพื่อหลีกเลี่ยงข้อผิดพลาด ให้ลดความลึกของไดเรกทอรีของไฟล์การจําลอง

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Cyclone® 10 GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้