คุณอาจเห็นข้อความแสดงข้อผิดพลาดนี้เมื่อคุณรวบรวมการออกแบบตัวอย่างสีทองจากแพ็คเกจ Intel® Stratix® TX Signal Integrity Development Kit ภายใต้ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.1 และใหม่กว่า
นี่เป็นเพราะการออกแบบตัวอย่างสีทองมาจากซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 18.1 ที่มีตัวรับส่งสัญญาณ Intel® Stratix® 10 E-tile reference clock I/O ที่มีข้อจํากัดว่า "LVDS" และกฎการตรวจสอบมาตรฐาน I/O ของซอฟต์แวร์มีการเปลี่ยนแปลงในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 19.1 และใหม่กว่า
เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ ควรจํากัดมาตรฐาน I/O ของสัญญาณนาฬิกาอ้างอิงตัวรับส่งสัญญาณ e-tile Intel® Stratix® 10 เป็น "Differential LVPECL" ในไฟล์ Assignment Editor หรือ Quartus® Settings (.qsf) ดังนี้
set_instance_assignment -name IO_STANDARD "DIFFERENTIAL LVPECL" -to xxx