ข้อกําหนดระยะห่าง ATX PLL ถึง fPLL สําหรับตัวรับส่งสัญญาณ L- และ H-Tiles ใช้เมื่อใช้โปรไฟล์การกําหนดค่าบนอุปกรณ์ Stratix® 10 หรือไม่

ได้ ข้อกําหนดในระยะห่าง ATX PLL ถึง fPLL สําหรับตัวรับส่งสัญญาณ L- และ H-tiles มีผลเมื่อใช้โปรไฟล์การกําหนดค่าบนอุปกรณ์ Stratix® 10

หากส่วนประกอบ ATX PLL และ FPLL ที่อยู่ติดกันของคุณใช้คุณสมบัติโปรไฟล์การกําหนดค่าเพื่อกําหนดค่าใหม่ให้กับอัตราข้อมูลที่แตกต่างกัน คุณต้องตรวจสอบด้วยตนเองว่าตรงตามข้อกําหนดระยะห่าง ATX PLL กับ fPLL สําหรับชุดโปรไฟล์การกําหนดค่าทั้งหมด

การเตือนที่สําคัญเกิดขึ้นโดยซอฟต์แวร์ Quartus® Prime เมื่อโปรไฟล์เริ่มต้นของ ATX PLL และ fPLL ละเมิด ATX PLL ในข้อกําหนดระยะห่าง fPLL ตัวอย่างการเตือนที่สําคัญคือด้านล่าง

คําเตือนสําคัญ (18499): <Gen_LHDx0 FPLL.LHDx0 |Gen_FPLL. Gen_FPLLUSR0. FPLL_i0|xcvr_fpll_s10_htile_0|fpll_inst >อยู่ใกล้กับ ATX PLL <Gen_LHDx1.LHDx1 มากเกินไป|Gen_ATXPLL. Gen_ATXUSR0. ATXPLL_i0|xcvr_atx_pll_s10_htile_0|ct1_atx_pll_inst>

FPLL ที่มีความถี่ VCO ภายใน 50 MHz ของ ATX PLL ที่อยู่ติดกันจะต้องแยกด้วย FPLL หนึ่งตัว ปรับเปลี่ยนข้อจํากัดตําแหน่งที่ตั้ง FPLL ในตัวแก้ไขการมอบหมายเพื่อทําให้ fPLL อย่างน้อยหนึ่งตัวแยก ATX PLL

อย่างไรก็ตาม ในตัวอย่างด้านล่าง จะไม่มีคําเตือนสําคัญใดๆ จากซอฟต์แวร์ Quartus® Prime เนื่องจากโปรไฟล์เริ่มต้นเป็นไปตามกฎความถี่ VCO สําหรับ ATX PLL ในระยะห่าง fPLL

fPLL จํากัดอยู่ที่ตําแหน่ง HSSICR2CMUFPLL_2T4DB
Profile 0 = 10G3 (ค่าเริ่มต้นณ เวลาคอมไพล์)
โปรไฟล์ 1 = 12G5

ATX PLL จํากัดอยู่ที่ตําแหน่ง HSSICR2PMALCPLL_2T4DB
โปรไฟล์ 0 = 10G3
โปรไฟล์ 1 = 12G5 (ค่าเริ่มต้นณ เวลาคอมไพล์)

ข้อกําหนดในการเว้นระยะห่างของ Intel® Stratix® 10 L- และ H-Tile ATX PLL ไปยัง fPLL ได้จัดทําเอกสารไว้ใน "3.1.1.1.1 ส่วน ATX PLL ไปยังข้อกําหนดระยะห่าง fPLL" ของคู่มือผู้ใช้ IP ตัวรับส่งสัญญาณ INTEL® STRATIX® 10 L- และ H-Tile PHY