นี่เป็นพฤติกรรมที่คาดหวัง คุณจะเห็นการใช้งาน "Total PLLs" คือ 0 หากคุณสร้างอินสแตนซ์ Intel® Stratix®ช่องรับส่งสัญญาณ E-tile FPGA 10 ช่องในการออกแบบเท่านั้น จะไม่มีการนับลูปแบบล็อคเฟสของช่องรับส่งสัญญาณ (PLL) Intel® Stratix® 10 FPGA ในข้อมูลสรุป PLLs ทั้งหมด
ตัวอย่างเช่น หากคุณใช้อุปกรณ์ Intel® Stratix® 10 1ST280EY2F55 และสร้างอินสแตนซ์ช่องสัญญาณตัวรับส่งสัญญาณ E-tile สี่ช่อง หลังการคอมไพล์ คุณยังคงเห็น "Total PLLs 0/64(0%)" ในสรุปโฟลว์ของรายงานการคอมไพล์
PLL ทั้งหมดที่แสดงในรายงานการคอมไพล์ได้รับการสนับสนุนโดย INTEL® STRATIX® 10 IOPLL และ H-tile transceiver PLLs สําหรับอุปกรณ์ Intel® Stratix® 10 1ST280EY2F55 จํานวน 64 PLL ทั้งหมดประกอบด้วย 24xIOPLLs, H-tile 8xfPLLs, ตัวรับส่งสัญญาณ H-Tile 8xATX PLL และตัวรับส่งสัญญาณ CDR PLL 24 ตัวของตัวรับส่งสัญญาณ H-Tile จะไม่ถูกนับจํานวน plls ช่องรับส่งสัญญาณ e-tile FPGA Intel® Stratix® 10 ตัว