ID บทความ: 000077396 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 13/02/2019

ทําไม Interlaken (เจนเนอเรชั่น 2) Intel® Stratix® IP FPGA 10 ที่มาพร้อมเลน 25Gbps ไม่สามารถปิดเวลาเมื่อกําหนดเป้าหมายอุปกรณ์ Intel® Stratix® 10 E-tile Engineering Sample (ES)

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Interlaken (เจนเนอเรชั่น 2)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ตัวแปรของ Interlaken (เจนเนอเรชั่น 2) Intel® Stratix® 10 FPGA IP ที่มีเลน 25Gbps ไม่รองรับอุปกรณ์ Engineering Sample (ES)

    ความละเอียด

    เพื่อให้ได้ "คุณภาพผลลัพธ์" ที่ดีที่สุดสําหรับการปิดเวลา ให้เปิดใช้งาน Design Space Explorer II ในซอฟต์แวร์ Intel® Quartus® Prime และทําการกวาดข้อมูลเริ่มต้น

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้