เมื่อIntel® Arria® 10 และ Intel® Cyclone® 10 GX หรือ Intel® Stratix® 10 Hard IP สําหรับ PCI Express* ได้รับการกําหนดค่าด้วยโหมด Gen1/2/3 x1 CGB หลักในทริปเล็ตจะได้รับผลกระทบจากสัญญาณ nPERST แม้ว่าจะไม่ได้ใช้งานกับช่อง PCIe ก็ตาม เมื่ออ้างอิง nPERST แล้ว จะมี CGB หลักอยู่ในสถานะรีเซ็ต หากช่องสัญญาณที่ไม่ใช่ PCIe อื่น ๆ ขับเคลื่อนด้วย CGB หลักนี้ การสอบเทียบตัวรับส่งสัญญาณแบบยาวจะเห็นและไม่มีการสลับจะปรากฏบนพอร์ต 'tx_pma_clkout' และ 'tx_clkout'
หากต้องการแก้ไขปัญหาดังกล่าว ให้เพิ่มคําขึ้นต้นในไฟล์ Quartus Settings (.qsf) ตามด้านล่างเพื่อหลีกเลี่ยงการใช้ CGB หลักในทริปเล็ตเดียวกันกับ PCIe HIP ที่ทํางานอยู่เพื่อขับเคลื่อนช่องสัญญาณที่ไม่ใช่ PCIe อื่นๆ
"set_location_assignment HSSIPMACGBMASTER_1CB -to *|xcvr_fpll_a10_0|twentynm_hssi_pma_cgb_master_inst~O_MSTCGB_CORE0"