ทําไม fPLL ของอุปกรณ์ Intel® Stratix® 10 L และ H-tile ในโหมดเศษส่วนสูญเสียการล็อกหลังจากการสอบเทียบ

เมื่อ fPLL ของอุปกรณ์ Intel® Stratix® 10 L- และ H-tile ได้รับการกําหนดค่าในโหมดเสี้ยวหนึ่งและช่วงความถี่ VCO น้อยกว่า 7 GHz การลงทะเบียน fPLL อาจไม่สามารถตั้งค่าที่ปรับเทียบได้หลังจากการปรับเทียบ fPLL หรือการปรับเทียบผู้ใช้ใหม่

หากต้องการแก้ไขปัญหานี้ ให้รีเซ็ต fPLL ที่สูญเสียการล็อกหลังจากการสอบเทียบโดยการเขียนลําดับต่อไปนี้ไปยังการลงทะเบียน Soft Control ผ่านอินเทอร์เฟซการกําหนดค่าแบบไดนามิก fPLL Avalonหน่วยความจําแมป

1. ตั้งค่า0x4E0ลงทะเบียน[1] เป็น 1
2. ตั้งค่า0x4E0ลงทะเบียน[0] เป็น 1
3. ตั้งค่า0x4E0ลงทะเบียน[0] เป็น 0
4. ตั้งค่า0x4E0ลงทะเบียน[1] เป็น 0

คุณควรทําเครื่องหมายที่ตัวเลือก เปิดใช้งานการกําหนดค่าใหม่แบบไดนามิก เปิดใช้งาน Native PHY Master Endpoint และเปิดใช้งานตัวเลือกการควบคุมและการลงทะเบียนสถานะใน Intel Stratix 10 L- และ H-tile device fPLL IP เพื่อเขียนไปยังการลงทะเบียนซอฟต์คอนโทรลด้านบน