ID บทความ: 000077367 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/01/2020

ทําไมไม่มั่นใจในการตรวจสอบสัญญาณอินพุตpll_powerdownรีเซ็ตIntel® Arria® fPLL อุปกรณ์ 10

สิ่งแวดล้อม

    Intel® Quartus® Prime Standard Edition
    Intel® Quartus® Prime Pro Edition
    IP เอฟพีจีเอ Intel® fPLL Intel® Arria® 10 Cyclone® 10
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ตามค่าเริ่มต้น สัญญาณรีเซ็ตภายในของ Intel® Arria® 10 fPLL IP Core จะถูกควบคุมโดยการลงทะเบียน Avalon-MM แต่ไม่เป็นสัญญาณอินพุต pll_powerdown ดังนั้นการหาสัญญาณอินพุตของpll_powerdownจะไม่รีเซ็ตIntel® Arria® 10 fPLL

ความละเอียด

เพิ่มการกําหนด QSF ต่อไปนี้เพื่อเปลี่ยนการควบคุมการรีเซ็ตจากการลงทะเบียน Avalon-MM ไปยังอินพุตpll_powerdown:

set_global_assignment -name VERILOG_MACRO "ALTERA_XCVR_A10_ENABLE_ANALOG_RESETS=1"

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Intel® Arria® 10 FPGA และ SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้