ID บทความ: 000077360 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/12/2017

สัญญาณ start_of_burst และ end_of_burst สามารถตรวจสอบได้ในเวลาเดียวกันสําหรับ Serial Lite III FPGA IP บนอุปกรณ์ Arria® 10 และ Stratix® 10 หรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® สตรีมมิง Serial Lite III
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ใช่ Serial Lite III FPGA IP รองรับความยาวการส่งข้อมูลขั้นต่ํารอบหนึ่งสําหรับอินเทอร์เฟซข้อมูลต้นทาง คุณสามารถรวมสัญญาณ start_of_burst และ end_of_burst ในรอบสัญญาณนาฬิกาเดียวกันสําหรับข้อมูลแหล่งรอบเดียว

    ความละเอียด

    N/A

    ข้อมูลเพิ่มเติม

    N/A

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้