ID บทความ: 000077358 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 03/02/2017

ทําไมฉันจึงเห็นข้อผิดพลาดของตัวรับส่งสัญญาณอุปกรณ์ Arria 10 เมื่อใช้คุณสมบัติโปรไฟล์การกําหนดค่า IP PHY แบบเนทีฟ

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Arria® 10 Cyclone® 10 ตัวรับส่งสัญญาณ Native PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากข้อบกพร่องใน Arria 10 อุปกรณ์ Native PHY IP การออกแบบที่ใช้คุณสมบัติโปรไฟล์การกําหนดค่าอาจประกอบด้วยพาธที่ไม่ได้วิเคราะห์หาก IP PHY Native ถูกสร้างขึ้นที่ใดก็ตามนอกเหนือจากโฟลเดอร์โครงการ Quartus Prime

    ข้อมูลการกําหนดเวลาตัวรับส่งสัญญาณสําหรับแต่ละโปรไฟล์การกําหนดค่ามีอยู่ในไฟล์ IP ที่สร้างขึ้น.json ซึ่งอ้างอิงโดยไฟล์ Native PHY IP .qip

    โปรไฟล์การกําหนดค่าที่สร้างขึ้นโดย Native PHY IP ไวต่อตําแหน่ง หาก IP Native PHY ถูกสร้างขึ้นที่ใดก็ได้นอกเหนือจากโฟลเดอร์โครงการ Quartus Prime ไฟล์ .json จะไม่พบไฟล์ โครงการจะคอมไพล์ได้สําเร็จโดยไม่ต้องวิเคราะห์ไฟล์เวลา .json แต่ส่วนโค้งการกําหนดเวลาสําหรับโปรไฟล์การกําหนดค่าที่ไม่ใช่ค่าเริ่มต้นจะไม่หายไป

    ซอฟต์แวร์ Quartus Prime ไม่มีคําเตือนให้

    ในสถานการณ์นี้ การกําหนดค่า IP Native PHY เริ่มต้นจะถูกวิเคราะห์เวลา แต่โปรไฟล์การกําหนดค่าสํารองไม่ได้เป็น

    ฉันจะทราบได้อย่างไรว่าการออกแบบของฉันได้รับผลกระทบ

    คุณสามารถตรวจสอบโครงการ Quartus Prime ของคุณเพื่อดูว่าคุณได้รับผลกระทบกับสคริปต์ check_transceiver_profiles.tcl ที่แนบมาหรือไม่ สคริปต์ระบุไฟล์ .json ที่ขาดหายไป และอาจไม่มี arcs กําหนดเวลา คุณสามารถจัดหาไฟล์จากเครื่องมือ Quartus Prime >เมนูแบบเลื่อนลงสคริปต์ TCL สามารถดูผลลัพธ์ของสคริปต์ได้ในแท็บระบบของหน้าต่างข้อความ

    วิธีแก้ไขปัญหาชั่วคราว 1

    ตรวจสอบให้แน่ใจว่า IP PHY แบบเนทีฟถูกวางไว้ในโฟลเดอร์โครงการ Quartus Prime คุณสามารถทําได้โดยวางไฟล์ .qsys ในโฟลเดอร์เดียวกันกับไฟล์ .qpf จากนั้นคุณสามารถสร้าง IP ใหม่จากตําแหน่งนี้

    วิธีแก้ไขปัญหาชั่วคราว 2

    ปรับเปลี่ยนพาธสัมพัทธ์เป็นไฟล์ "all" .json ภายในไฟล์ที่สร้างขึ้น IP ต่อไปนี้:

    \\\altera_xcvr_native_a10_16*\synth\< variant>_altera_xcvr_native_a10_16*_*.sv

     

    จาก:

    reconfig_settings

    .hssi_10g_rx_pcs_reconfig_settings("//altera_xcvr_native_a10_16*/synth/rcfg_timing_db/hssi_10g_rx_pcs_reconfig_settings_*.json")

    .hssi_10g_tx_pcs_reconfig_settings("//altera_xcvr_native_a10_16*/synth/rcfg_timing_db/hssi_10g_tx_pcs_reconfig_settings_*.json")

    .......

    ถึง

    reconfig_settings

    ตําแหน่ง.hssi_10g_rx_pcs_reconfig_settings("//altera_xcvr_native_a10_16*/synth/rcfg_timing_db/hssi_10g_rx_pcs_reconfig_settings_*.json")

    ตําแหน่ง .hssi_10g_tx_pcs_reconfig_settings("//altera_xcvr_native_a10_16*/synth/rcfg_timing_db/hssi_10g_tx_pcs_reconfig_settings_*.json")

    .......

    ฉันจะวิเคราะห์การออกแบบที่วางไว้ล่วงหน้าและกําหนดเส้นทางโดยใช้วิธีการแก้ปัญหาเหล่านี้ได้อย่างไร

    หลังจากใช้การแก้ไขปัญหาที่กล่าวถึงข้างต้นคุณสามารถรันตัววิเคราะห์เวลาของ TimeQuest จากการประมวลผล Quartus Prime>Start> TimeQuest Timing Analyzer เมนูแบบเลื่อนลง

    สําหรับผู้ใช้ที่ทําการวิเคราะห์เวลาโดยตรงใน TimeQuest GUI คุณต้องใช้คําสั่ง "create_timing_netlist -force_dat" หลังจากใช้วิธีแก้ไขปัญหาอย่างใดอย่างหนึ่งเพื่อสร้าง Netlist กําหนดเวลาพร้อมข้อมูลการกําหนดเวลาที่อัปเดต

    การแก้ไขปัญหา/แก้ไข

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้