ทําไมตัวอย่างการออกแบบ Intel® Stratix® 10 Ethernet 100G จึงไม่สามารถทํางานร่วมกับสวิตช์อีเธอร์เน็ตและส่งแพ็กเก็ตไปยังสวิตช์ได้

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.1 และใหม่กว่า คุณอาจสังเกตเห็นว่าสวิตช์อีเธอร์เน็ตลดลงแพ็คเก็ตทั้งหมดที่ส่งจากอุปกรณ์ Intel® Stratix® 10 เมื่อใช้ตัวอย่างการออกแบบ IP Intel Ethernetต่อไปนี้:

• ตัวอย่างการออกแบบ E-tile Hard IP Intel® Stratix® 10
• ตัวอย่างการออกแบบ H-tile Hard IP สําหรับ Ethernet Intel® Stratix® 10 FPGA IP
• ตัวอย่างการออกแบบ IP Intel® Stratix® 10 FPGA Ethernet 10 FPGA ความหน่วงแฝงต่ํา

สวิตช์อีเธอร์เน็ตไม่รองรับฟิลด์ประเภท/ความยาวที่ระบุของเฟรมอีเธอร์เน็ตในตัวอย่างการออกแบบข้างต้น

ในการแก้ไขปัญหานี้ ให้แก้ไขไฟล์ alt_aeuex_packet_client_tx.v ใน ไดเรกทอรี /hardware_test_design/common/ เพื่อเปลี่ยนความยาวของ Payload เป็น 0x88b5 และทําการคอมไพล์การออกแบบใหม่

ใส่ข้อความต่อไปนี้แทน:

dout_next = {DEST_ADDR, SRC_ADDR, {2'b00,payload_length}, ดัชนี, {6{rjunk}};

กับ:

dout_next = {DEST_ADDR, SRC_ADDR, {2'b00,payload_length}, ดัชนี, {6{rjunk}};

dout_next = {DEST_ADDR, SRC_ADDR, {16'h88b5}, ดัชนี, {6{rjunk}};