คุณอาจเห็นนาฬิกาสอบเทียบตัวรับส่งสัญญาณ PreSICE ที่ไม่ถูกต้องบนอุปกรณ์ Stratix® 10 หากซอฟต์แวร์ Quartus® Prime ได้แคชเวอร์ชันเก่าของ OSC_CLK_1 การกําหนดค่าไฟล์ Quartus (QSF) ของคุณ
PLL ภายใน FPGA รับนาฬิกาจากพิน OSC_CLK_1 และให้นาฬิกาสอบเทียบ 250-MHz ไปยัง PreSICE นาฬิกานี้จะปรับเทียบ Stratix® 10 L-Tile และอุปกรณ์ H-Tile ATX PLL, fPLL, CDR/CMU PLL และ PMAs
แหล่งนาฬิกาและความถี่ได้รับการเลือกใน Project Device และ Pin Option GUI ของซอฟต์แวร์ Quartus® Prime หรือในงานตัวอย่างไฟล์ QSF ด้านล่าง
set_global_assignment -ชื่อ DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_125MHz
หากคุณเพิ่งเปลี่ยนการตั้งค่าแหล่งนาฬิกาการกําหนดค่าในซอฟต์แวร์ Quartus® Prime เวอร์ชันเก่าอาจถูกแคชและใช้งานโดยซอฟต์แวร์ Quartus® Prime ซึ่งอาจส่งผลให้ค่านาฬิกาสอบเทียบความถี่ไม่ถูกต้องซึ่งอาจส่งผลให้อัตราความผิดพลาดบิต (BER) สูงขึ้นในช่องสัญญาณตัวรับส่งสัญญาณ Stratix® 10 L-Tile หรือ H-Tile
เพื่อหลีกเลี่ยงปัญหานี้ คุณสามารถล้างข้อมูลฐานข้อมูลซอฟต์แวร์ Quartus® Prime ของคุณหลังจากที่คุณเปลี่ยนการตั้งค่าแหล่งนาฬิกาการกําหนดค่า คุณสามารถทําได้โดยใช้เมนูซอฟต์แวร์ Quartus® Prime ตามที่แสดงด้านล่าง
โครงการ>ทําความสะอาด>การปรับปรุงทั้งหมด
คุณต้องคอมไพล์โครงการซอฟต์แวร์ Quartus® Prime ของคุณใหม่