คุณอาจเห็นนาฬิกาสอบเทียบตัวรับส่งสัญญาณ PreSICE ที่ไม่ถูกต้องบนอุปกรณ์ Intel® Stratix® 10 หากซอฟต์แวร์ Intel Quartus® Prime ได้แคชเวอร์ชันเก่าของการกําหนดไฟล์การตั้งค่า Quartus (QSF) OSC_CLK_1 ของคุณ
PLL ภายใน FPGA รับนาฬิกาจากพิน OSC_CLK_1 และให้นาฬิกาสอบเทียบ 250-MHz ไปยัง PreSICE นาฬิกานี้จะปรับเทียบ Intel® Stratix® 10 L-Tile และอุปกรณ์ H-Tile ATX PLL, fPLL, CDR/CMU PLL และ PMAs
แหล่งนาฬิกาและความถี่ได้รับการเลือกใน Intel® Quartus® Prime Software Project Device and Pin Option GUI หรือในงานตัวอย่างไฟล์ QSF ด้านล่าง
set_global_assignment -ชื่อ DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_125MHz
หากคุณเพิ่งเปลี่ยนการตั้งค่าแหล่งนาฬิกาการกําหนดค่าในซอฟต์แวร์ Intel Quartus Prime เวอร์ชันเก่าอาจถูกแคชและใช้งานโดยซอฟต์แวร์ Intel Quartus® Prime ซึ่งอาจส่งผลให้นาฬิกาสอบเทียบความถี่ไม่ถูกต้องซึ่งอาจส่งผลให้อัตราข้อผิดพลาดบิต (BER) สูงขึ้นในช่องสัญญาณตัวรับส่งสัญญาณ Intel® Stratix® 10 L-Tile หรือ H-Tile ของคุณ
เพื่อหลีกเลี่ยงปัญหานี้ คุณสามารถล้างข้อมูลฐานข้อมูลซอฟต์แวร์ Intel® Quartus® Prime ของคุณหลังจากที่คุณเปลี่ยนการตั้งค่าแหล่งนาฬิกาการกําหนดค่า คุณสามารถทําได้โดยใช้เมนูซอฟต์แวร์ Intel® Quartus® Prime ตามที่แสดงด้านล่าง
โครงการ>ทําความสะอาด>การปรับปรุงทั้งหมด
จากนั้นคุณจะต้องคอมไพล์โปรเจ็กเตอซอฟต์แวร์ Intel® Quartus® Prime ของคุณใหม่