คุณอาจเห็นสัญญาณนาฬิกาสอบเทียบตัวรับส่งสัญญาณ PreSICE ที่ไม่ถูกต้องบนอุปกรณ์ Intel® Stratix® 10 เครื่อง หากซอฟต์แวร์ Intel Quartus® Prime แคชการบ้าน OSC_CLK_1 Quartus Settings File (QSF) เวอร์ชันเก่าของคุณ
มี PLL อยู่ภายในFPGAที่ได้รับสัญญาณนาฬิกาจากพิน OSC_CLK_1 และให้สัญญาณนาฬิกาเทียบ 250 MHz ไปยัง PreSICE นาฬิกานี้ใช้ในการปรับเทียบอุปกรณ์ INTEL STRATIX 10 L-Tile และอุปกรณ์ H-Tile ATX PLLs, fPLLs, CDR/CMU PLLs และ PMAs
แหล่งนาฬิกาและความถี่ถูกเลือกไว้ใน Intel Quartus Prime project Device and Pin Option GUI หรือในการกําหนดตัวอย่างไฟล์ QSF ด้านล่าง
set_global_assignment -name DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_125MHz
หากคุณเพิ่งเปลี่ยนการตั้งค่า Configuration Clock Source ในซอฟต์แวร์ Intel Quartus Prime ซอฟต์แวร์รุ่นเก่าอาจถูกแคชและใช้โดยซอฟต์แวร์ Intel Quartus ซึ่งอาจส่งผลให้สัญญาณนาฬิกาปรับเทียบความถี่ไม่ถูกต้อง ซึ่งอาจส่งผลให้ได้อัตราความผิดพลาดบิตที่สูงขึ้น (BER) บนช่องสัญญาณตัวรับส่งสัญญาณอุปกรณ์ Intel Stratix 10 L-Tile หรือ H-Tile
เพื่อแก้ไขปัญหานี้ คุณสามารถล้างฐานข้อมูล Intel Quartus Prime ของคุณหลังจากที่คุณเปลี่ยนการตั้งค่าแหล่งนาฬิกาการกําหนดค่าแล้ว คุณสามารถทําได้โดยใช้เมนูซอฟต์แวร์ Intel Quartus Prime ตามที่แสดงด้านล่าง
โครงการที่>สะอาด>การปรับปรุงทั้งหมด
จากนั้นคุณจะต้องคอมไพล์โครงการ Intel Quartus Prime ของคุณใหม่
