ID บทความ: 000077317 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 20/12/2019

ทําไมอุปกรณ์รับส่งสัญญาณ Intel® Stratix® L-Tile หรือ H-Tile ของฉันจึงหยุดส่งข้อมูลเมื่อคอมไพล์ด้วยซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 19.3 และก่อนหน้า

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในเฟิร์มแวร์รหัสการสอบเทียบตัวรับส่งสัญญาณ L-Tile และ H-tile Intel® Stratix® 10 ในซอฟต์แวร์ Intel Quartus Prime Pro เวอร์ชั่น 19.3 และก่อนหน้า การเข้าถึงการสอบเทียบตัวรับส่งสัญญาณอาจปิดบัฟเฟอร์ตัวส่งสัญญาณแบบสุ่มได้

    การปรับเทียบพื้นหลังหรือการปรับเทียบใหม่ผู้ใช้ของแชนเนลใดๆ, ATX PLL หรือ fPLL ภายในไทล์ตัวรับส่งสัญญาณอาจทําให้เกิดปัญหานี้

    เมื่อเกิดเหตุการณ์นี้ ขึ้น 0x112ออฟเซ็ตของแชนเนลตัวรับส่งสัญญาณ PMA จะเสียหายและล้างออกเพื่อ0x00 เนื่องจาก 0x112[0] แสดงถึงcgb_powerdown และลดบัฟเฟอร์ TX เมื่อเป็น '0'

    ปัญหานี้อาจเกิดขึ้นในอุปกรณ์รับส่งสัญญาณ L-Tile หรือ H-Tile ที่ใช้ในอุปกรณ์ Intel® Stratix® 10 GX, SX, MX และ TX ที่คอมไพล์ด้วยซอฟต์แวร์ Intel Quartus Prime Pro เวอร์ชั่น 19.3 และก่อนหน้า

    ตัวอย่างการกําหนดค่าตัวรับส่งสัญญาณที่ใช้แอปพลิเคชันที่อาจได้รับผลกระทบได้แก่:

    1. ตัวรับส่งสัญญาณ H-Tile สําหรับการผลิตที่ทํางานในอัตราข้อมูล≥ 17.5Gbps ซึ่งมีการเปิดใช้งานการปรับเทียบพื้นหลังโดยอัตโนมัติโดยซอฟต์แวร์ Intel Quartus Prime Pro
    2. ตัวรับส่งสัญญาณใดๆ ออกแบบ L-Tile หรือ H-Tile ที่มีช่องสัญญาณตัวรับส่งสัญญาณที่ใช้มากกว่าหนึ่งช่อง และดําเนินการกระบวนการปรับเทียบใหม่ผู้ใช้
    3. Intel IP ใดๆ ที่ระบุไว้ด้านล่างจะได้รับผลกระทบ
    IP Intel FPGAโปรโตคอลอนุกรม    
    Ethernet H-tile Hard IP สําหรับIntel FPGA IPอีเธอร์เน็ต
    Intel FPGA IPอีเธอร์เน็ต 25G
    Intel FPGA IPอีเธอร์เน็ต 100G ความหน่วงแฝงต่ํา
    Intel FPGA IPอีเธอร์เน็ต 40G ความหน่วงแฝงต่ํา
    IP FPGA 10GBASE-KR PHY Intel Stratix 10
    Intel FPGA IPอีเธอร์เน็ตแบบหลายอัตรา 1G/2.5G/5G/10G
    Intel FPGA IP Interlaken Interlaken (เจนเนอเรชั่น 2)
    Intel FPGA IPสตรีมมิ่ง SerialLite Serial lite III
    Serial RapidIO        RapidIO II Intel FPGA IP*
    JESD JESD204B Intel FPGA IP*
    พอร์ตการแสดงผลเสียง/วิดีโอIntel FPGA IP
    HDMI Intel FPGA IP
    SDI II Intel FPGA IP
    ตัวรับส่งสัญญาณ PHY L-tile/H-tile Transceiver Native PHY Intel Stratix IP 10 FPGA*
     
    * IP นี้ไม่ได้ทําการสอบเทียบด้วยตัวเอง แต่คุณสามารถดําเนินการให้เสร็จสมบูรณ์ได้
     
    Intel Stratix 10 Hard IP Core สําหรับ PCI Express™ IP Core สําหรับStratix 10 L-Tile และอุปกรณ์ H-Tile ไม่ได้รับผลกระทบจากปัญหานี้
     
    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro เวอร์ชั่น 19.4 และใหม่กว่า

    ในการแก้ไขปัญหานี้ ให้อัปเกรดเป็นเฟิร์มแวร์ตัวจัดการอุปกรณ์ล่าสุดสําหรับซอฟต์แวร์ Intel® Quartus® Prime Pro Edition 21.1/21.2/21.3/21.4/22.1/22.2/22.3

     

    เฟิร์มแวร์ตัวจัดการอุปกรณ์เวอร์ชั่นล่าสุดมีให้ดาวน์โหลดจากลิงก์ต่อไปนี้:

    เฟิร์มแวร์อุปกรณ์ล่าสุดสําหรับอุปกรณ์ Intel® Agilex™ และอุปกรณ์ Intel® Stratix® 10 คืออะไร

    หากคุณกําลังใช้ไฟล์การเขียนโปรแกรม ( POF, RBF, RPD, JIC) ที่สร้างขึ้นจาก ของคุณ ไฟล์ SOF ที่มีซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชั่น 19.3 และก่อนหน้า คุณต้องอัปเดตไฟล์โดยใช้ซอฟต์แวร์ Intel Quartus Prime Pro เวอร์ชั่น 19.4 Programmer หรือซอฟต์แวร์ Intel Quartus Prime Pro เวอร์ชั่น 19.1, 19.2 หรือ 19.3 ที่มีโปรแกรมแก้ไขติดตั้งอยู่

    ปัญหานี้ยังอธิบายไว้ใน Intel® Stratix® 10 Device L-Tile และ H-Tile Transceiver Calibration Code Firmware Update, คําแนะนําลูกค้า ADV1919

    /content/dam/www/programmable/us/en/pdfs/literature/pcn/adv1919.pdf

     

     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้