ID บทความ: 000077313 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/08/2019

ทําไมสัญญาณtx_pma_elecidleบนIntel® Arria® 10 หรือCyclone® IP PHY ดั้งเดิมของอุปกรณ์ 10 GX จึงใส่พิน TX ของตัวรับส่งสัญญาณในโหมด tristate หรือ High-impedance

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Arria® 10 Cyclone® 10 ตัวรับส่งสัญญาณ Native PHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    การรับรองสัญญาณtx_pma_elecidleบนIntel Arria 10 หรือ Cyclone IP PHY แบบ Native 10 GX ไม่ได้รับการไตร่ตรองหรือใส่พิน TX ของตัวรับส่งสัญญาณในโหมดที่มีความต้านทานสูง

    การยืนยันสัญญาณtx_pma_elecidleบนIntel Arria 10 หรือCyclone 10 GX อุปกรณ์ Native PHY IP จะหยุดการส่งข้อมูลและทําให้สัญญาณเอาต์พุตแสดง Transmitter Vocm บนพิน P และ N ของคู่ที่แตกต่าง

    การยกเลิก TX ยังคงเชื่อมต่อกับตัวสร้าง Vcm เมื่อระบุสัญญาณtx_pma_elecidle

    ความละเอียด

    ข้อมูลนี้อาจถูกเพิ่มลงในคู่มือผู้ใช้ PHY ตัวรับส่งสัญญาณ Intel Arria 10 เวอร์ชันในอนาคต และIntel Cycloneคู่มือผู้ใช้ตัวรับส่งสัญญาณ GX 10

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Cyclone® 10 GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้