ปัญหาสำคัญ
สําหรับการออกแบบที่มุ่งเป้าไปที่อุปกรณ์ Stratix® V ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1 มีปัญหาที่ทราบกันดีเกี่ยวกับความล่าช้าของเวลาที่รายงานโดยตัววิเคราะห์เวลา TimeQuest อุปกรณ์ Stratix V ทั้งหมดจะได้รับผลกระทบ แม้ว่าจะมีเฉพาะรุ่นการจับเวลา 5SGXA5, 5SGXA7, 5SGTC5 และ 5SGTC7 เท่านั้นที่ได้รับมอบหมายให้เป็นรุ่นสุดท้ายในซอฟต์แวร์ Quartus II เวอร์ชั่น 12.1
สําหรับข้อมูลล่าสุดเกี่ยวกับการเปลี่ยนแปลงโมเดลเวลาอื่นๆ ในซอฟต์แวร์ Quartus II เวอร์ชันที่ใหม่กว่า โปรดดูที่ส่วนโซลูชันที่เกี่ยวข้องด้านล่าง
TCO ที่รายงานว่ามีความกว้างของข้อมูลในบล็อก M20K ที่มีเอาต์พุตที่ลงทะเบียนไว้ในอุปกรณ์ Stratix V อาจเป็นเรื่องเชิงลบ
ค่า TCO ที่รายงานโดยตัววิเคราะห์เวลา TimeQuest อาจเป็นไปในเชิงลบสําหรับStratixบล็อก V M20K ที่มีความกว้างมากกว่า 16 บิตและที่มีอินพุตที่ลงทะเบียนไว้ ค่า TCO ของบิตการลงทะเบียนเอาต์พุต 16 ถึง 39 ที่รายงานโดยตัววิเคราะห์เวลา TimeQuest สามารถแสดงผลในเชิงลบได้มากถึง 500 ps ค่า TCO สําหรับบิต 0 ถึง 15 จะถูกรายงานอย่างถูกต้อง
เพื่อหลีกเลี่ยงค่าการกําหนดเวลาในเชิงลบ ให้หลีกเลี่ยงการใช้ RAM ที่มีความกว้างมากกว่า 16 บิต หากคุณต้องใช้บล็อก RAM ที่กว้างกว่า 16 บิต อย่าใช้โหมดสองพอร์ตหรือโหมด ROM อย่างง่าย
ความล่าช้าของเวลาจากนาฬิการะดับภูมิภาคไปยัง Spine Clocks สําหรับนาฬิการะดับภูมิภาค 73 ถึง 91 ในอุปกรณ์ Stratix V ไม่ถูกต้อง
สําหรับการออกแบบที่มุ่งเป้าไปที่อุปกรณ์ Stratix V การกําหนดเวลาจาก Regional Clocks 73-91 (อยู่ที่ศูนย์ด้านขวาและตรงกลางด้านซ้ายของอุปกรณ์) ไปยัง Spine Clocks จะถูกรายงานว่าเป็นศูนย์อย่างไม่ถูกต้อง ความล่าช้าที่แท้จริงของอุปกรณ์ Speed Grade 3 ที่ 85°C คือ 1 ns โดยประมาณ
นาฬิการะดับภูมิภาคจะแสดงอยู่ในตัววิเคราะห์เวลาของ TimeQuest เป็น QUADRANT_CLOCK องค์ประกอบการกําหนดเส้นทาง และหมายเลขนาฬิกาภูมิภาคจะถูกระบุด้วยค่าตัวเลขใน CLKCTRL_R สตริงตําแหน่งของการควบคุมนาฬิกา (STRATIXV_CLKBUF) โหนด นาฬิกาสไปน์มีการระบุไว้เป็น SPINE_CLOCK องค์ประกอบการกําหนดเส้นทาง
เพื่อหลีกเลี่ยงปัญหานี้ หลีกเลี่ยงการใช้ Regional Clocks 73-91 ที่ตรงกลางด้านขวาและตรงกลางด้านซ้ายของอุปกรณ์
เส้นทางการกําหนดเวลาจากพอร์ตอินพุต Stratix V DSP จะไม่ถูกวิเคราะห์ในบางสถานการณ์
ในการออกแบบที่มุ่งเป้าไปที่อุปกรณ์ Stratix V หากมีการลงทะเบียนเอาต์พุต DSP แต่ RESULTA พอร์ตถูกตัดการเชื่อมต่อ ซึ่งเป็นเรื่องปกติระหว่างตัวกรอง พาธใดๆ จากพอร์ตอินพุต DSP ไปยังการลงทะเบียนเอาต์พุต DSP จะไม่ถูกวิเคราะห์สําหรับการกําหนดเวลา
การกําหนดเวลาStratix V สําหรับการถ่ายโอน LVDS เป็นคอร์ในโหมดที่ไม่ใช่ DPA ไม่ถูกต้อง
โมเดลการกําหนดเวลาไม่ถูกต้องในซอฟต์แวร์ Quartus II เวอร์ชั่น 12.1 อาจส่งผลให้เกิดข้อผิดพลาดของฮาร์ดแวร์สําหรับการออกแบบที่มีเวลาส่วนคมนาคมต่ําระหว่าง LVDS ในโหมดที่ไม่ใช่ DPA และการลงทะเบียนคอร์ โมเดลการกําหนดเวลา Stratix V มีการเปลี่ยนแปลงในซอฟต์แวร์ Quartus II เวอร์ชั่น 12.1 SP1 เพื่ออัปเดตข้อกําหนดเวลาในการระงับสําหรับการถ่ายโอนจากเอาต์พุตของตัวรับ LVDS เพื่อลงทะเบียนในคอร์
การกําหนดเวลานาฬิกาต่อพ่วง Stratix V (PCLK) ไม่ถูกต้อง
โมเดลการกําหนดเวลาในซอฟต์แวร์ Quartus II เวอร์ชั่น 12.1 ไม่ถูกต้องอาจส่งผลให้เกิดข้อผิดพลาดของฮาร์ดแวร์สําหรับการออกแบบที่มีกําไรขั้นต้นของเวลาต่ําบนพาธที่เกิดขึ้นหรือสิ้นสุดด้วยสัญญาณ PCLK ที่สัญญาณ PCLK ตอกบัตรลงทะเบียน ปัญหานี้มีผลต่อการออกแบบ Stratix V ที่ใช้ทรัพยากรทั่วโลกของ PCLK
หากต้องการดูว่าการออกแบบที่คอมไพล์ด้วยซอฟต์แวร์ Quartus II เวอร์ชัน 12.1 ได้รับผลกระทบจากปัญหาเหล่านี้หรือไม่:
- สํารองฐานข้อมูลการออกแบบ
- เปิดการออกแบบในซอฟต์แวร์ Quartus II เวอร์ชัน 12.1 แล้วส่งออกฐานข้อมูล ในเมนู โครงการ ให้คลิก ส่งออกฐานข้อมูล เมื่อคุณได้รับพร้อมท์ ให้ส่งออกฐานข้อมูลไปยังไดเรกทอรี export_db ที่แนะนํา
- เริ่มซอฟต์แวร์ Quartus II เวอร์ชัน 12.1 SP1 หรือใหม่กว่า
- เปิดโครงการ เมื่อคุณได้รับพรอมต์ว่าจะเขียนทับฐานข้อมูลเวอร์ชันเก่าหรือไม่ ให้คลิก ใช่ และนําเข้าฐานข้อมูลจากไดเรกทอรี export_db
- เรียกใช้งานตัววิเคราะห์เวลา TimeQuest ในการออกแบบ
หากมีการละเมิดเวลา ให้เรียกใช้ Fitter ในซอฟต์แวร์ Quartus II เวอร์ชั่น 12.1 SP1 หรือใหม่กว่าเพื่อปิดการกําหนดเวลาในการออกแบบ